复旦大学Nat. Commun.：作为理想开关的高漏极场冲击电离晶体管

研究背景

为了避免现实世界中的噪声和变化的影响，通常要求电子器件具有至少4个数量级的开/关比，以便在现代电子芯片中用作布尔逻辑计算的可靠开关。这实际上要求场效应晶体管（FET）器件的阈值电压（V_TH）至少是其亚阈值摆幅（SS）的四倍。同时，芯片的功耗与电源电压（V_DD）成正比，这个数量必须大于V_TH。因此，芯片性能提升与降功耗协同优化的需求不断增长，最终要求在更低的关断电流（I_off）下降低V_TH，即要求SS值最小的理想开关。不幸的是，传统MOSFET中载流子的玻尔兹曼分布将SS在室温下的热离子极限设定为60 mV dec^-1，对于未来芯片技术的发展，打破这一极限是不可避免的。在这方面已经提出了许多晶体管架构。最近，由2D材料组成的异质结器件的引入已被证明可以解决上述一些问题。由于主流芯片工艺技术仍然基于硅平台，这促使探索一种基于硅的器件架构，采用2D材料/硅异质结构漏极，既利用主要的CMOS工艺技术，又利用薄材料的性质。

成果介绍

有鉴于此，近日，复旦大学陆叶研究员，周鹏教授和万景研究员（共同通讯作者）等报道了一种由石墨烯/硅异质结漏极和硅沟道组成的垂直亚阈值摆动器件。这种结构产生了低压雪崩冲击电离（II）现象，导致硅基器件的陡开关。实验测量表明，在六个数量级的漏极电流中，平均亚阈值摆幅为16 μV dec^-1，几乎没有迟滞，在室温下发生垂直亚阈值摆幅的工作电压可低至0.4 V。此外，本文实验证明了互补硅基逻辑反相器在2 V电源电压下可达到311的电压增益。文章以“High drain field impact ionization transistors as ideal switches”为题发表在著名期刊Nature Communications上。

图文导读

图1. VSFET的结构和器件表征。（a）在SOI上制作的VSFET的3D示意图。（b&c）VSFET在关断和导通状态下的能带示意图。（d&e）在VSFET的垂直方向和横向方向上DFT模拟的电场轮廓。（f）利用DFT模拟的VSFET的横向电场。（h）VSFET的俯视图伪色SEM图像。（i）VSFET的横截面扫描透射电子显微镜图像。（j）放大的图像。（k）V_DS=3 V时，制备的VSFET和MOSFET的对数尺度转移特性比较。

图1a显示了n型VSFET的示意图。它由绝缘体上硅（SOI）中的顶部p^–掺杂硅作为沟道和单层p型石墨烯作为漏极组成。HfO₂用作栅极电介质，Ti/Au用于栅极电极和源极/漏极接触。沟道宽度为5 µm，沟道长度为3 µm。该器件包含一个Gr-Si异质结漏极、一个硅沟道和一个硅P-N结源级。实现VS的主要机制被认为是利用强电场在Gr-Si异质结中促进II过程和雪崩现象。在关断（图1b）和导通（图1c）状态下，VSFET的能带示意图如图1所示。在关断状态下，器件被负顶栅电压（V_TG）偏置，从源极注入的电子被抑制。石墨烯是一种零带隙2D半导体，其费米能级可以通过静电栅控来调节。随着V_TG增加，石墨烯逐渐从p型掺杂转变到n型掺杂，导致Gr-Si异质结的耗尽宽度变宽。同时，Gr-Si异质结处的电场急剧增大。此外，硅沟道的能带逐渐向下移动。随着沟道内注入势垒的减小，电子更容易从源极注入到Gr-Si异质结中，如图1c所示。因此，载流子在强电场作用下可以获得足够的动能，在耗尽区产生电子-空穴对，导致雪崩倍增。这主要是因为载流子的II速率随着电场增大呈指数增长。此外，II形成的空穴在SOI中积累，提高了电位，进一步降低了沟道势垒高度（图1c）。这诱导了一个反馈回路，从源极注入更多的电子，并在Gr-Si异质结处产生更多的II空穴。最终，这种正反馈回路有助于突然打开器件，并表现出接近VS的现象。

本文利用密度泛函理论（DFT）和非平衡格林函数（NEGF）计算了Gr-Si异质结处的电场分布，从而确定了增强II的存在。V_DS为1 V时，晶体管的垂直和横向电场轮廓分别如图1d和e所示。垂直电场和横向电场都在石墨烯和硅异质结漏极附近达到峰值。在Gr-Si异质结处的垂直电场强度达到17.6 MV cm^-1，比靠近源侧无异质结处的垂直电场强度高4.3倍以上，如图1f所示。这种增强归因于石墨烯的高载流子浓度和凹边。此外，VSFET的横向电场峰值出现在Gr-Si异质结漏极的硅区，达到12.1 MV cm^-1，比普通硅源极P-N结高出6.5倍以上，如图1g所示。该器件的布局显示在伪色SEM图像中（图1h），说明了石墨烯漏极与金属电极和硅沟道的连接。图1i显示了典型的VSFET的TEM图像。此外，通过EDS获得的详细元素成像显示，在硅表面有均匀的碳层，证实了石墨烯在硅表面的均匀分布。图1j为放大后的TEM横截面图像。石墨烯和硅之间的界面表现出原子级光滑特性，不含杂质，缺陷最小化，表明了高质量的Gr/Si界面，杂质和原子缺陷可以忽略不计。与在类似工艺条件下制造的Si MOSFET（图1k）相比，VSFET具有陡峭的SS，并且两种器件的I_on在0.75 V栅极偏置时达到相同的水平。V_DS=3 V时，该晶体管的双极性特性显著降低，电流开/关比>10⁶。

图2. VSFET的室温电学表征。（a）n型VSFET的转移特性。（b）偏置电压为1.5~3 V时n型VSFET的转移特性。（c）30个代表性n型VSFET的SS与输出电流I_DS的关系。（d）电压扫描步长为0.1 mV时n型VSFET的转移特性。（e）背栅电压为0~20 V时p型VSFET的转移特性。（f）漏极偏置电压为-2 V至-3 V的p型VSFET的转移特性。

该器件的电学特性如图2a-d所示。图2a显示了在不同背栅电压（V_BG）下n型晶体管的转移特性。通过在负方向增加V_BG，提高了器件电流的V_TG可控性。此外，当V_BG为-10 V时，器件的电学特性表现出VS行为。这些现象主要归因于以下机制。一方面，负向V_BG的增加提高了底部硅沟道的势垒高度，使得电子难以跨越并到达Gr-Si异质结，从而降低了器件的I_off。另一方面，它增强了Gr-Si异质结处的电场，当V_BG达到特定阈值时，会激活器件中载流子的雪崩倍增，导致器件突然从关断状态切换到导通状态。此外，随着V_BG进一步增加，器件的I_off也会增加。这种增加可归因于Gr-Si异质结处耗尽宽度的减小，这反过来又有利于扩散电流容易通过异质结。当V_BG固定在-15 V时，在各个V_DS下，60 mV dec^-1以下的陡峭SS一致。随着V_DS增大，I_on逐渐增大（图2b）。这种优越的Gr/Si异质结电场即使在低V_DS（0.4 V）下也能实现陡SS。图2c显示了30个n型VSFET的SS统计分布。所有器件显示SS低于10 mV dec^-1，表明制造器件的可重复性。器件的最小平均SS在6个数量级上接近16 μV dec^-1（图2d），是所有现有硅基FET中最低的值。将离子注入处的n型掺杂替换为p型掺杂，可以实现p型VSFET。器件的转移特性如图2e和f所示。与n型VSFET相比，p型VSFET表现出相似的电学特性，只是I_on相对较弱，这可能是由于空穴载流子迁移率较低和/或p型器件的制造工艺未优化。

图3. VSFET的性能。（a）SS与温度的关系。（b）室温下不同顶栅极电压的正常噪声功率谱密度与频率的关系。（c）VSFET的正向和反向转移特性曲线。（d）n型VSFET与其他最先进陡坡晶体管技术的基准测试。

为了进一步验证VSFET的输运机制，本文对陡坡转移特性进行了变温试验，提取的SS如图3a所示。典型的MOSFET由于玻尔兹曼分布（2.3 kT q^-1）而表现出线性温度关系，与之相反，VSFET的SS对温度变化相当不敏感，这证实了亚阈值输运不是来自热离子发射。此外，在-3 V至3 V的不同V_TG下测量电流噪声密度谱，归一化噪声功率谱密度S(f)/I²如图3b所示。所有谱密度均表现出典型的1/f行为。研究还发现，导通状态下的归一化噪声功率密度低于关断状态。当大量载流子被激活时，该器件迅速打开，产生大量电流。器件打开后，其归一化噪声功率密度趋于饱和，并保持不变，无论在V_TG的变化。这表明器件内部的载流子已经稳定，不再受到载流子倍增的影响，有利于器件的可靠性。图3c显示了器件的正向和反向转移特性曲线，它显示了一个非常小的迟滞窗口（大约50 µV），这得益于石墨烯和硅之间的高质量界面。本文器件表现出无迟滞窗口的事实表明，它的工作原理超越了纯粹的反馈器件机制，这使得VSFET在低功耗逻辑系统中更加可行。图3d基准测试了室温下SS与归一化漏极电流的关系。VSFET的平均SS值在6个数量级以上保持较低水平（<<1 mV/dec^-1），并且在整个亚阈值区域存在最陡的范围，表现出理想的电流开关行为。此外，VSFET显示出优越的I₆₀电流（亚阈值SS等于60 mV dec^-1时的电流）密度（~26 μA μm^-1），高于任何报道的TFET技术。

图4. 以VSFET为n型FET，传统MOSFET为p型FET制作互补反相器。（a）反相器的3D示意图和电路结构。（b）n型VSFET和p型MOSFET的转移特性。（c）反相器在V_DD=1.5 V和2.0 V下的电压传输特性和增益。（d）反相器增益与V_DD关系的基准。

本文利用p型MOSFET和n型VSFET的组合完成了互补反相器的表征。相应的电路图如图4a所示。p型MOSFET和n型VSFET的转移特性如图4b所示。此外，图4c表示了反相器的电压传输特性，以及电压增益（V_gain），分别显示了电源电压（V_DD）为1.5 V和2 V时的输入电压（V_IN）。输入电压（V_IN）低（逻辑“0”）时，输出电压（V_OUT）高（逻辑“1”）。随着V_IN增加（逻辑“1”），V_OUT被拉到一个较低的水平（逻辑“0”）。这说明了该反相器的逻辑操作。高V_OUT值接近V_DD，低V_OUT值接近0.1 V，说明两个器件的V_TH匹配良好。V_gain随着V_DD增加而增加，当V_DD为2 V时达到311的峰值，与任何现有的硅基MOSFET反相器相比，这要高得多。此外，随着V_DD增大，转变电压（V_M）呈现向正V_IN右移的趋势。图4d是V_gain与V_DD关系的基准，它不仅高于其他陡坡开关器件，而且与报道的2D半导体CFETs和硅基CFETs相比也具有优势。

总结与展望

本文展示了一个具有接近垂直亚阈值摆幅的硅基VSFET。由于Gr-Si异质结漏极，靠近漏极端的硅中的电场显著增强，这大大提高了II速率。利用这一主要优势，可以在低至0.4 V的电源电压下观察到尖锐的开关行为，并且该器件在6个数量级漏极电流下的平均SS为16 μV dec^-1，并且在室温下几乎无迟滞（<50μV）。此外，本文还实验展示了一种由传统的MOSFET和VSFET组成的高性能互补FET反相器。该反相器在2 V电源电压下的电压增益高达311。这项研究为开发节能电子器件中的硅基器件铺平了道路。

文献信息

High drain field impact ionization transistors as ideal switches

（Nat. Commun., 2024, DOI:10.1038/s41467-024-53337-8）

文献链接：https://www.nature.com/articles/s41467-024-53337-8