Nature Electronics | 三维凸起接触下的二维晶体管！

研究背景

二维（2D）半导体在各个行业和领域中都展现出广泛的应用前景，例如在电子器件领域，它们可作为原子薄通道在未来晶体管中提供对短通道效应的免疫性。其中，特定的2D材料如黑磷和砷化锗因其独特的性质备受瞩目，然而，它们的单层晶体管制备面临着挑战，主要困难在于与这些脆弱的2D材料形成高质量的金属接触。这一问题主要归结为两方面的因素，首先是与体块半导体相比，单层半导体更容易受到接触金属化过程的损伤，这些过程包括抗性涂覆、高能量光刻辐照、显影和金属溅射或蒸发等步骤，对于那些在溶剂中反应敏感或在金属蒸发过程中容易受损的不稳定单层材料尤为困难。其次，2D半导体的带隙通常随着体厚度减小而增加，导致在单层限制下观察到更高的肖特基势垒和更大的接触电阻，从而限制了对其固有性质的测量。

研究内容

针对目前2D半导体技术的不足之处，湖南大学刘渊教授和武汉大学何军教授结合国内外行业发展状况提出了一种新的解决方案，即采用范德华剥离技术制备具有三维凸起接触的单层2D晶体管。这一技术的核心思想是通过在多层2D通道的顶部堆叠平坦金属层，然后在剥离金属时逐层剥离2D层，从而实现对底部2D通道的原子层精度的受控剥离。与传统的金属接触制备方法相比，这种物理剥离的方式可以更好地保留底层2D通道的固有性质，尤其适用于那些在溶剂中具有反应性或在金属蒸发过程中容易受损的不稳定单层材料。通过这一技术，研究人员成功制备了多种2D半导体的同质结和同质超晶格，并通过逐层减薄通道区域的方式，同时保持接触区域的厚度，实现了对同一材料的不同通道厚度的电性能测量。相关成果联合发题为“Monolayer black phosphorus and germanium arsenide transistors via van der Waals channel thinning” 在Nature Electronics顶刊。这一成果有望为未来电子器件的发展提供新的可能性，尤其是在解决2D材料金属接触挑战方面具有广泛的应用前景。

图文导读

为了解决制造单层二维（2D）半导体器件中金属接触的困难，研究者进行了图1中所示的van der Waals (vdW)剥离制备工艺。图1展示了这一制备过程的关键步骤和结果。首先，在官能化硅衬底上机械剥离多层黑磷（BP）薄片，形成了多层BP样品（见图1a和b）。接着，通过标准光刻技术预沉积Pt金属条带并使用电子束蒸发，形成Pt条带，这一步骤确保了Pt与BP表面的紧密接触（见图1c和d）。Pt与BP之间不发生化学反应，因为Pt是惰性贵金属，且工艺温度相对较低（90 ℃）。之后，将Pt条带物理层压在BP表面，形成vdW接触，确保了底层BP薄片的本征性质得以保留。最后，通过机械剥离Pt条带，同时均匀地剥离最上层的单层BP（见图1e和f）。通过原子力显微镜（AFM）观察，发现Pt接触区域被明显去除，剩余区域仍呈现出原子级平坦表面，表明底层BP的本征性质得以保留（见图1g和h）。这种vdW剥离过程可以重复多次，实现了逐层减薄的目的，并且可以得到设计良好的剥离轮廓，没有角度依赖性（见图1i）。这一技术突破了传统化学刻蚀工艺的限制，能够以原子级精度控制剥离过程，为制造单层2D晶体管提供了重要的技术手段。

图 1 | BP的vdW剥离制备工艺。

图2展示了各种二维（2D）半导体的同质结和同质超晶格的构造过程及结果。为了构建具有可设计能带对齐的各种横向同质结或同质超晶格，研究者采用了多周期逐层剥离的方法。通过vdW剥离一个BP层，可以实现N层和(N-1)层混合的N/(N−1)/N同质结（图2a）。随着对BP薄片进行多次vdW剥离，可以制备更复杂的同质结，如图2b-d所示，其能带排列呈现设计的交错结构。这些同质结具有优越的结界面，可用于构建高性能的隧穿晶体管或二极管。通过vdW剥离的周期性点阵列（图2e和f），可以在BP薄片上实现周期性载流子复合或光子发射的光学漏斗。此外，vdW剥离方法不仅局限于BP，还可以扩展到其他不稳定的2D半导体，如GeAs，InSe和GaSe（图2g-i）。这项研究结果为制备具有可控厚度和均匀性的自上而下技术提供了新的方法，可用于设计各种量子器件，无论是基础研究还是实际应用。然而，尽管vdW剥离的概念验证显示了潜在的可扩展性，但仍受到一些限制，例如BP薄片尺寸较小以及大规模集成过程中Pt条带和BP沟道之间不良对齐的问题，特别是对于涉及多个剥离和对齐周期的逐层工艺。

图 2 | 各种2D半导体的同质结和同质超晶格的构造。

图3展示了通过逐层沟道减薄的黑磷（BP）晶体管的原位电学测量。为了实现具有不同沟道厚度的相同BP晶体管的原位测量，研究者采用了vdW剥离技术。首先，在图3a中，展示了具有不同沟道厚度的BP晶体管的原位电学测量示意图。然后，通过50 nm的Ti-Au电极和300 nm厚的SiO₂作为背栅电介质，制备了BP晶体管。如图3b所示，该器件呈现出p型I_ds-V_gs转移特性和线性I_ds-V_ds输出特性，但关断电流较大，开/关比较低。通过vdW剥离，可以逐层减薄BP晶体管的沟道区域，实现对同一晶体管电学性能的原位测量。图3c展示了不同剥离周期下制备的BP晶体管的I_ds-V_gs转移特性，显示随着沟道厚度的逐渐减小，关断电流减小，开/关比逐渐增加。在剥离14层后，如图3d所示，开/关比达到10⁶。通过总结载流子迁移率、开关比和沟道剥离周期的关系（图3e），研究者发现随着沟道厚度的减小，开/关比逐渐增大，而载流子迁移率则随着沟道厚度的减小而减小。这项研究通过连续使用相同的2D薄片，保持相同厚度下的接触情况不变，为阐明2D晶体管的载流子输运机制提供了一种令人信服的技术。

图 3 | 逐层沟道减薄的BP晶体管的原位电学测量。

图4展示了具有3D凸起接触的单层2D晶体管的制备过程和性能特征。通过对沟道区域进行多周期逐层剥离，研究者成功构建了具有稳健电学接触的单层2D晶体管，而接触区域保持为多层（图4a和b）。通过光致发光（PL）光谱表征，确认了单层沟道的存在（图4c），峰值能量约为1.7 eV。测量结果显示，单层BP晶体管表现出p型I_ds-V_gs转移特性，具有开/关比约为10⁶，载流子迁移率约为8 cm² V^-1 s^-1（图4d）。此外，单层BP晶体管显示出良好的线性I_ds-V_ds输出曲线和稳定性，表明改善了接触。通过同样的方法，研究者还成功制备了单层GeAs晶体管，显示出p型开关行为，并具有超过10⁷的开/关比（图4f）。通过测量，发现单层BP器件的接触电阻远小于器件的总电阻，表明了器件的性能主要受到沟道区域的影响。进一步的研究发现，单层BP的载流子迁移率相对较低，与其厚度减小相关。与纯vdW半导体相比，准vdW半导体（如BP）在厚度和载流子迁移率之间表现出不同的关系，这突显了两者之间的区别。这些结果对于理解2D晶体管的性能和设计更好的器件具有重要意义。

图 4 | 具有3D凸起接触的单层2D晶体管。

总结展望

作者报道了一种van der Waals（vdW）剥离技术，用于制备具有三维凸起接触的单层二维（2D）晶体管。低能vdW力（金属与2D表面之间的作用力）确保仅剥离最顶层的2D层，而本征性质不受影响，从而实现了具有原子精度的可控剥离过程。利用这种技术，作者创造了不同2D半导体（BP，GeAs，InSe和GaSe）的横向同质结和同质超晶格。此外，通过逐层vdW剥离多层BP通道，作者观察了电学输运的演变，验证了其带隙与开关比之间的关系。作者展示了作者的方法可以用于制备既包括BP又包括GeAs的单层晶体管，并具有三维凸起接触。作者的工作还突显了纯vdW半导体（GeAs）和准vdW半导体（BP）之间不同的迁移率-厚度关系。此外，该研究对其他不稳定单层材料，如有机单层和钙钛矿单层，具有潜在的影响。这些材料以前被认为是不导电或具有较差的本征性质，实际上受到金属与单层之间接触不良的限制。

该工作发表在Nature Electronics上

文章链接：https://doi.org/10.1038/s41928-023-01087-8