Adv. Funct. Mater.：通过石墨烯增强的金属转移，实现3D金属和2D半导体之间的强范德华接触

研究背景

2D半导体由于其原子级厚度，在超短沟道电子器件中具有很大的潜力。随着FET的缩小，3D金属和2D半导体之间的接触电阻在决定器件性能方面变得越来越有影响力。根据Schottky-Mott模型，降低3D金属/2D半导体接触处的肖特基势垒应该是一种有效的方法。然而，界面上的费米能级通常固定在2D半导体带隙中的某个能量状态附近，它几乎不随接触金属的功函数而变化。费米能级钉扎(FLP)效应可以归结为三个主要因素：i)带隙中金属诱导的间隙态(MIGS)。当半导体接近金属表面时，金属的波函数穿透半导体，并诱导半导体波函数的再杂化，从而在半导体的带隙中产生间隙态。ii)界面处的杂质、缺陷和化学键。这些物种诱导表面重构和改变半导体的原始能级，导致带隙中的表面状态。iii)局部应变和晶格畸变。界面处纳米尺度的金属颗粒在半导体中产生局部应变和晶格畸变，在带隙内引入能量态。上述表面态的组合最终导致在接触处产生不可减少的肖特基势垒，阻碍了2D电子器件的最终性能。到目前为止，已经报道了几种改善接触的策略，包括相工程、掺杂、低功函数金属的使用和石墨烯接触，但这些策略很难实现无肖特基势垒的接触。

成果介绍

有鉴于此，近日，深圳大学张文静教授团队展示了一种石墨烯增强的范德华(vdWs)集成方法，该方法是一种适用于各种金属和2D半导体的多尺度(纳米到厘米尺度)且可靠的(≈100%产率)金属转移策略。扫描透射电子显微镜成像显示，2D/2D/3D半导体/石墨烯/金属界面原子级平坦，超洁净且无缺陷。第一性原理计算表明，夹心石墨烯单层可以消除2D半导体中3D金属诱导的间隙态。通过该方法，在p型和n型2D FET上实现了无肖特基势垒接触，获得了p型MoTe₂、p型黑磷和n型MoS₂ FET，导通状态电流密度分别为404、1520和761 μAμm^-1，这是文献报道的最高值之一。文章以“Graphene-Enhanced Metal Transfer Printing for Strong van der Waals Contacts between 3D Metals and 2D Semiconductors”为题发表在著名期刊Advanced Functional Materials上。

图文导读

图1. GEVI工艺的示意图以及vdWs半导体/金属界面的表征。（a）GEVI的示意图。（b）对应的照片。（c）Gr/金属在供体衬底和目标衬底上的OM图像。（d）不同金属的OM图像。（e）通过GEVI方法转移的一系列金属(Pd)图案的AFM图像。

图1a展示了GEVI方法的制作过程。简而言之，首先将大面积CVD生长的石墨烯单层转移到具有原子级平坦表面的硅衬底上，然后通过光刻和电子束物理蒸发在石墨烯单层上沉积金属电极。然后对衬底进行氧或氩等离子体刻蚀石墨烯单层，不进行金属保护，留下Gr/金属电极。Gr/金属电极涂有弹性PMMA薄膜，然后可以很容易地用更硬的胶粘剂热释放胶带(TRT)剥离。在配备光学显微镜的中转台上，分离的Gr/金属电极被精确地对准并层压在2D半导体上。最后，如果需要，可以使用热丙酮蒸汽去除PMMA层。与其他vdWs集成方法(金属电极通过高能路径直接沉积在衬底上)相比，CVD生长的石墨烯单层以低能量组装的方式物理转移到供体衬底上，导致Gr/金属电极与衬底之间的相互作用减弱。如图1b和c所示，一个典型的大尺寸≈2×2 cm² Gr/金属电极阵列被≈100%地转移并释放到目标衬底上，并伴随着原始形貌的完整轮廓。即使是对衬底具有强附着力的金属(如Cr、Ti和Pd)，Gr/金属电极的转移产率也可以≈100%。相比之下，在没有石墨烯层的情况下，由于金属与衬底之间的强附着力，转移产率<3%。具有低(如Ti)、中等(如Cr)或高(如Pd)功函数的强粘附性金属的高效转移，使2D电子器件中的多功能接触工程成为可能(图1d)。此外，GEVI方法既适用于刚性衬底(如SiO₂/Si，玻璃)，也适用于柔性衬底(如PDMS)，还允许转移具有纳米级特征的金属图案。图1e显示了一系列通过GEVI转移的金属图案，所有图案都保持了设计的形状。这些结果表明GEVI是一种用于短沟道纳米电子器件和光电子器件的大规模、可靠且高分辨的方法。

图2. 转移的2D/Gr/3D金属的界面。（a）转移到2英寸蓝宝石和SiO₂/Si晶圆上的金属电极阵列的照片。（b）具有转移的Gr/金属(Ti/Au)电极和转移的电极剥离后，CVD生长的MoSe₂单层的OM图像。（c）MoTe₂/Gr/Pd界面的暗场STEM图像。（d）MoTe₂/Gr/Pd界面的原子分辨STEM图像以及MoTe₂晶格的示意图。（e）AFM 3D表面图像。（f）CVD生长的单层石墨烯的拉曼光谱。（g）DFT计算的1L-MoTe₂/1L-Gr/Pd界面的静电势分布(左)和电荷密度差(右)。

图2a显示了通过GEVI方法在2英寸蓝宝石和SiO₂/Si晶圆上转移的金属图案。转移金属图案的良好强度和强粘附力表明，GEVI可与其他后处理工艺兼容，如光刻、电子束光刻和剥离工艺。除了与目标衬底的强粘附外，通过GEVI转移的金属图案也强烈地粘附在底层的2D半导体上。如图2b所示，当从SiO₂/Si衬底上CVD生长的MoSe₂单层中机械剥离转移的Gr/金属电极时，底层的MoSe₂与Gr/金属电极从衬底上共形去除，表明Gr/金属电极与2D半导体之间存在强烈的vdWs耦合。横截面暗场STEM图像显示了Gr/Pd电极和MoTe₂之间原子级平坦、干净且紧密的界面(图2c)，并且在2D半导体上没有缺陷、晶格损伤和金属扩散(图2D)。组装界面的高质量应归功于作为转移促进剂的石墨烯层。在分层过程中，单层石墨烯作为释放层，使金属能够以≈100%的产率顺利剥离，硅衬底的原子级平整度被很好地复制到剥离的Gr/金属电极的底部(图2e)。在层压过程中，单层石墨烯作为粘结层，与底层2D半导体形成层-层耦合，形成2D半导体/2D石墨烯/3D金属的强vdWs结。因此，GEVI方法可以产生原子级平坦的、干净、紧密、强的vdWs耦合接触，极大地减少了2D半导体上缺陷、应变和晶格畸变所带来的表面态。

为了研究金属沉积对石墨烯晶格的影响，通过比较CVD生长的单层石墨烯在Au沉积前后的光谱，进行了拉曼研究。光谱几乎没有变化，在≈1350 cm^-1处有一个可以忽略不计的D带峰(图2f)。此外，从STEM图像中没有观察到石墨烯层中的金属扩散。因此，石墨烯晶格在Au沉积过程中得到了很好的维持。本文构建了单层MoTe₂/单层石墨烯/Pd结的超胞，并利用DFT进行第一性原理计算，弛豫结构和静电势分布如图2g所示。MoTe₂/Gr/Pd异质结的总隧穿电阻≈4.3×10^-9 Ωcm²，与最先进MoS₂/Bi接触的总隧穿电阻约为1.81×10^-9 Ωcm²处于同一数量级。差分电荷密度反映了MoTe₂/Gr接触Pd后电荷密度的变化，表明电子从石墨烯转移到Pd，而MoTe₂的电荷密度不受影响。

图3. 2D半导体中MIGS的消除。（a-f）DFT计算的PDOS。

为了研究单层石墨烯对MIGS的消除作用，对MoTe₂/Pd和MoTe₂/Gr/Pd异质结(图3)进行了DFT计算。在MoTe₂/Pd(图3a)中，Mo和Te的投影态密度(PDOS)与Pd的PDOS形状相似，说明引入了强的MIGS，从而将费米能级固定在MoTe₂的带隙中。通过增加金属和2D半导体之间的间隙距离，可以抑制MIGS效应。然而，当间隙距离从3增加到7 Å时，隧穿电阻增加了3个数量级以上。在MoTe₂/Gr/Pd的情况下(图3b)，金属诱导的能量态仅出现在石墨烯的PDOS中。MoTe₂的禁带中没有MIGS，表明用单层石墨烯分离MoTe₂和Pd可以消除MIGS。因此，在夹入石墨烯单层后，金属电极与2D半导体之间增加的距离对vdWs接触电阻的影响很小。如图3c所示，MoTe₂/Gr异质结的费米能级靠近MoTe₂的导带，形成MoTe₂/Gr/Pd vdWs接触后下移至价带(图3b)，说明空穴肖特基势垒高度可以用高功函数的金属调节。由于石墨烯对MoTe₂单层具有较强的n掺杂效应(图3c)，单层MoTe₂/Gr/Pd很难实现无肖特基势垒接触。为了减少石墨烯的掺杂贡献，进一步在双层(2L)MoTe₂/Gr/Pd上进行DFT计算。如图3d所示，2L-MoTe₂/Gr的费米能级靠近MoTe₂的价带，与Pd接触后下移至价带边缘(图3e)。对于2L-MoTe₂/Gr异质结，与低功函数金属Ag接触时费米能级也可以调节到导带边缘(图3f)。因此，由于单层石墨烯对MIGS的消除作用，石墨烯增强的vdWs接触可以同时产生电子和空穴无肖特基势垒接触。

图4. 具有转移Gr/Pd接触的p型MoTe₂和BP FET的性能。（a&b）具有转移Gr/Pd电极的MoTe₂ FET的转移曲线(I_sd-V_g)和输出曲线(I_sd-V_sd)。（c）转移长度法提取的MoTe₂ FET的接触电阻。（d）MoTe₂ FET的空穴迁移率随温度的变化。（e）V_sd=1 V时MoTe₂ FET的Arrhenius图。（f）提取的能垒高度与V_g的关系。（g）45 nm厚Al₂O₃栅极介质上沟道长度为100 nm的p型MoTe₂ FET输出曲线。（h&i）MoTe₂基FET在V_sd=1 V时的导通状态电流密度和场效应迁移率的统计。（j&k）在300 nm氧化层的硅衬底上用转移的Gr/Pd电极制备8 nm厚BP FET的线性转移曲线和输出曲线。（l）在n_h=7.9×10¹² cm^-2时，通过转移长度法提取的接触电阻。

为了研究通过GEVI组装的强vdWs接触，在300 nm厚氧化层的硅衬底上通过转移Pd接触制备了背栅p型双层MoTe₂ FET。在2L-MoTe₂/Gr/Pd界面上实现肖特基无势垒接触可以从四个方面证明：高迁移率，低接触电阻，迁移率与温度负相关，平带处负肖特基势垒高度。具有两端Gr/Pd转移电极的双层MoTe₂ FET的转移曲线(I_sd-V_g)表现出典型p主导的输运行为，开关比接近10⁶(图4a)。该器件的最高空穴迁移率高达≈206 cm² V^-1 s^-1。输出曲线表现出良好的线性关系(图4b)，表明了良好的接触，具有可忽略的肖特基势垒。在n_h=3.6×10¹²cm^-2时，通过转移长度法(图4c)得到接触电阻(R_c)≈1.35 kΩ µm。随温度变化的迁移率图显示，在240-300 K范围内，µ∝T^-0.77可以拟合出负相关关系，这与声子散射引起的迁移率随温度变化相吻合，说明电学特性不受接触电阻的主导(图4d)。在MoTe₂ FET的Arrhenius图中，肖特基势垒对空穴输运(V_g=-40 V)是负的，对电子输运(V_g=50 V)是正的(图4e)。通过提取平带肖特基势垒高度得到负值(图4f)，该势垒高度与MoTe₂/Gr/Pd的能带水平一致。

此外，本文还展示了石墨烯增强的vdWs接触的高电流传递能力。图4g显示了通过转移Gr/Pd电极组装在45 nm厚Al₂O₃表面上的双层MoTe₂ FET的输出特性。在低电压下呈欧姆接触，导通状态电流密度≈404 μA μm^-1。图4h和I比较了GEVI与最先进的接触工程策略。本文的策略在p型MoTe₂ FET上实现了最高的导通状态电流密度和迁移率。除了p型MoTe₂外，该方法还可以实现高性能的p型黑磷(BP)FET。将Gr/Pd电极转移到厚度为8 nm的BP薄膜上，制备出沟道长度≈700 nm的BP FET，表现出典型的p主导输运行为和线性输出特征(图4j和k)，在SiO₂/Si衬底BP FET的最高空穴迁移率为≈308 cm² V^-1 s^-1。在n_h=7.9×10₁₂cm_-2时，接触电阻(R_c)≈330 Ω µm(图4l)，表明石墨烯增强的vdWs接触具有较高的电流传递能力。室温下通过GEVI方法获得的BP FET电流密度是文献报道的最高值之一。

图5. 具有转移Gr/Ag接触的MoS₂ FET的性能。（a&b）具有转移Ag/Gr电极的MoTe₂ FET的转移曲线和输出曲线。（c）转移长度法提取的MoS₂ FET的接触电阻。（d）电子迁移率随温度的变化。（e）V_sd=1 V时MoS₂ FET的Arrhenius图。（f）提取的能垒高度与V_g的关系。（g）45 nm厚Al₂O₃栅极介质上沟道长度为100 nm的n型MoS₂ FET输出曲线。（h&i）MoS₂基FET在V_sd=1 V时的导通状态电流密度和场效应迁移率的统计。

除了p型2D半导体外，GEVI方法还可以实现n型2D半导体的无肖特势垒接触。由于石墨烯的原子厚度，Gr/金属电极的费米能级位置主要受金属功函数的影响。在以往的理论研究中，石墨烯的费米能级在与不同金属接触时发生了较大的位移，幅度高达1.1 eV。这一特性使得能够通过转移不同的Gr/金属电极，在p型和n型2D FET上实现功函数工程。为了证明这一点，在SiO₂/Si衬底上使用低功函数≈4.3 eV的Ag电极制备了背栅双层MoS₂ FET。具有两端Gr/Ag转移电极的双层MoS₂ FET的转移曲线表现出典型的n型输运行为，开关比≈10⁸(图5a)，器件的最高电子迁移率高达≈193 cm² V^-1 s^-1。输出曲线的良好线性表明接触电阻较低，电子输运的肖特基势垒可忽略不计(图5b)。通过转移长度法(图5c)，在n_e=6.1×10¹²cm^-2时，接触电阻(R_c)≈1.6 kΩ µm。随温度变化的迁移率图显示了可以用µ∝T^-1拟合的负相关(图5d)，表明电学特性不受接触电阻的影响。在MoS₂ FET的Arrhenius图中，当V_g>~30 V时，肖特基势垒对电子输运是负的(图5e)。通过提取平带肖特基势垒高度得到负值(图5f)，与预测的能带水平一致。因此，GEVI方法也可以实现n型2D FET的电子无肖特基势垒输运。此外，通过在45 nm厚的Al₂O₃栅极介质上转移Gr/Ag电极，制备了沟道长度为100 nm的双层MoS₂ FET，导通状态电流密度高达≈761 µA µm^-1(图5g)。图5h和i总结了MoS₂基FET的最先进接触工程策略，表明本文的性能是文献中报道的最高值之一。

图6. 通过GEVI的器件性能研究。（a）具有蒸发、转移和GEVI转移的金属电极的MoTe₂FET比较。（b）MoTe₂/金属和MoTe₂/Gr/金属垂直肖特基结的示意图和OM图像。（c&d）MoTe₂/Pd和MoTe₂/Gr/Pd肖特基二极管电流密度与电压的对数曲线。（e）提取的肖特基势垒高度。

为了进一步验证vdWs Gr/金属接触对消除MIGS和提高FET性能的作用，采用不同方法对具有Pd接触的MoTe₂ FET进行了对照实验。采用传统电子束蒸发、金属转移和GEVI技术分别制备了具有蒸发Pd、转移Pd和转移Gr/Pd电极的MoTe₂ FET。图6a比较了空穴迁移率、导通状态电流密度和I_Hole/I_Electron。I_Hole/I_Electron代表空穴与电子分支的导通电流比，量化了输运行为的极性变化。具有蒸发Pd电极的器件具有低迁移率(<20 cm² V^-1 s^-1)、低导通状态电流密度(<2 μA μm^–1)和对称的双极性行为(I_Hole/I_Electron在0.3-2.7范围内)，这与文献中报道的一致。这可以用源于MIGS的费米能级钉扎效应、化学残留、MoTe₂晶格中的局部应变和表面缺陷来解释，这阻碍了功函数工程。在具有转移Pd电极的MoTe₂ FET中，通过实现超清洁、原子级平坦的MoTe₂/Pd vdWs界面，可以消除化学残留、局部应变和表面缺陷，有利于高效的功函数工程。结果表明，具有转移Pd电极的MoTe₂ FET具有更高的性能和空穴主导的输运行为(I_Hole/I_Electron在1.5-8.8范围内)。与转移Pd相比，通过GEVI在转移Gr/Pd接触中进一步消除了MIGS，获得了最高的空穴迁移率(98-161 cm² V^-1 s^-1)、最高的导通电流密度(5-20 μA μm^–1)和最高的I_Hole/I_Electron(8-16)，这表明石墨烯在功函数工程和空穴传输方面得到了进一步改善。

除了消除MIGS外，如果肖特基势垒存在，层间石墨烯还可以降低肖特基势垒。为了证明这一点，通过在同一MoTe₂薄片上转移Pd和Gr/Pd电极，制备了两个垂直肖特基结(图6b)。采用厚(≈63 nm)的n型MoTe₂薄片抑制隧穿电流，以Ag(功函数≈4.3 eV)作为底电极，减小底部电极与n型MoTe₂薄片之间的能垒，确保垂直电荷输运行为受MoTe₂与顶电极之间势垒高度(MoTe₂/Pd和MoTe₂/Gr/Pd)的控制。如图6c和d所示，整流行为表现为肖特基结。MoTe₂/Gr/Pd结在80 K时整流比≈56，低于MoTe₂/Pd结(≈6.6×10²)。通过热离子发射模型拟合图，提取的肖特基势垒高度分别为≈186和≈69 meV(图6e)，表明石墨烯可以降低n型MoTe₂与Pd接触之间的电子肖特基势垒。因此，在消除MIGS和降低肖特基势垒方面，GEVI是实现高性能2D电子器件的稳健策略。

总结与展望

本文证明了GEVI策略可以在各种2D半导体上实现强2D/2D/3D vdWs接触，具有原子级平坦且超洁净的界面。单层石墨烯在四个方面发挥了重要作用：i)从供体衬底释放金属，实现大规模、高分辨且可靠的转移，ii)与2D半导体的强耦合，用于粘附，原子级平坦且紧密的vdWs接触，iii)将2D半导体与金属电极隔离以消除MIGS，iv)改善电荷传输以实现高性能。作为一种低能量集成策略，GEVI在开发基于其他类型薄膜材料(例如碳纳米管、钙钛矿、有机半导体)的器件和与光刻或金属蒸发工艺不兼容的衬底方面显示出巨大的潜力。

文献信息

Graphene-Enhanced Metal Transfer Printing for Strong van der Waals Contacts between 3D Metals and 2D Semiconductors

(Adv. Funct. Mater., 2023, DOI:10.1002/adfm.202301704)

文献链接：https://onlinelibrary.wiley.com/doi/10.1002/adfm.202301704